Oleh: mulyanto | 8 April, 2009

Menampilkan Waktu Simulasi Pada VHDL

cara pertama :

variable P : line;
.
.
.
write (P, “Simulation Time :” & time’image(now));
writeline(output, P);

cara kedua :

report time’image(now);


Tanggapan

  1. trim’s


Beri tanggapan

Your response:

Kategori